[イーデイリーJAEMIN SONG 記者] サムスン電子が、ビット密度と入出力性能を大幅に高めた次世代V10 BV-NANDフラッシュを公開しました。前世代に比べ、ビット密度は58％以上、データ入出力速度は33％以上向上させ、消費電力は25％以上削減しました。

サムスン電子は31日、半導体ニュースルームを通じて、V10 BV-NANDの開発背景と主要技術を公開しました。V10は、最近米国で開催された「FMS 2026」で「3D・NANDイノベーション賞」を受賞しました。

V10は、急速に拡大するAI時代の、高性能・大容量・低消費電力のストレージ需要に対応するために開発された最新の3次元（3D）NANDフラッシュです。3Dボンディング技術を適用したV-NAND構造を基盤に、400層以上のワードライン（WL）を実現しました。

単位面積に保存されるデータ量を意味するビット密度は、前世代より58％以上向上させました。入出力（I/O）速度は4.8Gbps以上となり、33％以上向上したほか、消費電力は25％以上削減しました。

サムスン電子の商品企画チームTLであるシン・ジヨン氏は、「V10は、AI時代の高性能・大容量・低消費電力のストレージ需要に対応するために開発された製品です」と述べ、「128テラバイト（TB）の超大容量ソリッドステートドライブ（SSD）や、次世代PCIe 7.0 SSDの実現を支援することができます」と語りました。

サムスン電子は、単に積層段数や容量を増やすことに留まらず、高集積・高性能・低消費電力を同時に実現することに焦点を当てました。AIシステムのデータ処理量が増加し、ストレージの容量や帯域幅への需要が高まったことに加え、電力消費がデータセンターの総所有コスト（TCO）を左右する要素として浮上したためです。

400層以上の積層を実現するため、セルを3つの部分に分けて製造した後、垂直に接続する「3-スタック」ベースのHARCマージ技術を適用しました。マルチホールとゼロダミーホール技術を組み合わせることで、工程段階の増加や製造コストの上昇を抑制しつつ、集積度を高めました。

セルと周辺回路をそれぞれ異なるウェーハ上に形成した後、垂直に接合するウェーハボンディング技術も導入しました。セルと周辺回路を独立して設計することで、周辺回路の性能を高め、チップサイズを縮小できるとのことです。

サムスン電子のフラッシュ開発室PLであるチョン・ダウン氏は、「400層以上の超高層V-NANDを実現するにあたり、工程段階や製造コストの増加、工程の難易度という課題を同時に解決しなければならなかった」とし、「HARCマージとマルチホール、ゼロダミーホール技術により、集積度と製造効率を同時に確保した」と説明しました。

入出力性能を高めるため、周辺回路のトランジスタ特性を改善し、命令・アドレス信号を分離する技術を適用しました。高速データ転送時に発生する信号間の干渉も低減し、4.8Gbps以上のI/O速度を実現しました。

消費電力の削減のため、周辺回路の供給電圧を下げ、外部電源を直接活用する構造を採用しました。ワードラインの充放電や高速I/O動作に消費される電力を削減する技術も導入しました。

積層段数が増えることで発生するウェハーの反りや、セルの信頼性低下の問題も改善しました。複数の積層部を精密に制御し、書き込み動作時に選択されていない積層部に印加される電圧を70％以上低減し、ビットエラー率を4％改善しました。

サムスン電子のフラッシュ開発室PLであるパク・サンス氏は、「今回の受賞は、AI時代が求める高集積・高性能・低消費電力という3つの難題を同時に解決したことが認められたという点で意義があります」と述べました。