[イーデイリーJAEMIN SONG 記者] SKハイニックスが、半導体チップ間のデータを光で伝送する次世代光インターコネクト技術である「CPO（Co-Packaged Optics）」のロードマップを提示しました。高帯域幅メモリ（HBM）を超え、人工知能（AI）システム全体のデータボトルネックを解決する技術の確保に乗り出したのです。

SKハイニックスは20日、世界の研究者らと共同で執筆した「高性能コンピューティングおよび人工知能のためのCPO技術」に関する論文を、国際学術誌『ネイチャー・エレクトロニクス』に掲載したと発表しました。SKハイニックスのホン・スンフンAIインフラチーム長と、米国バージニア大学電気・コンピュータ工学科のイ・ギュサン教授が対応著者として参加しました。 イリノイ大学アーバナ・シャンペーン校、南洋理工大学、マサチューセッツ工科大学（MIT）、延世大学の研究チームも共同で参加しました。

CPOとは、光送受信機をプロセッサと同じパッケージ内に収め、チップ間のデータを電気信号の代わりに光でやり取りする技術です。従来の銅配線は、接続距離が長くなったり伝送速度が速くなったりするにつれて、信号損失や電力消費が大きくなります。一方、CPOは電気信号が移動する距離を最小限に抑えることで、データ伝送速度と電力効率を高めることができます。

AIアクセラレータの演算性能は2年ごとに約3倍ずつ向上していますが、チップとチップを接続するインターコネクトの帯域幅は、同期間に約1.4倍の増加にとどまっています。 数千個のグラフィックス処理装置（GPU）とHBMを接続する超大型AIクラスターが普及するにつれ、チップ自体の性能よりもシステム間のデータ転送速度が全体的な性能を制限する「帯域幅の壁」が高まっているとの説明です。

研究チームは、次世代AIインフラの実現に向けた目標として、ノードあたり100テラビット（Tb）/s以上の帯域幅、ビットあたり1ピコジュール（pJ）未満のエネルギー消費、10ナノ秒（ns）未満のチップ間遅延時間を提示しました。 また、2Dパッケージングから2.5Dインターポーザー、3D異種集積へと続く技術発展の道筋と、商用化に向けて解決すべき課題についてもまとめました。

長期的には、光接続をメモリインターフェースまで拡大するという構想です。光インターポーザーを通じてプロセッサとメモリを直接接続すれば、複数のAIアクセラレータが大規模なメモリリソースを共同で利用できるようになります。SKハイニックスは、これを通じてメモリサプライヤーとしての役割を、HBMなどの個別製品から、ラックやポッド単位のAIシステム設計へと広げていく計画です。

イ教授は、「演算チップの性能が向上しても、チップ間のデータ移動能力がそれに追いつかなければ、システム全体の性能は向上しない」とし、「銅配線の代わりに光でデータを伝送する技術が、最も有力な拡張経路だ」と述べました。

ホン・チーム長は、「メモリ企業も、単一製品の供給にとどまらず、顧客のAIシステム全体の競争力を共に築くパートナーへと進化している」と述べました。